引張り歪み及び／又は圧縮歪みを有する半導体デバイス並びに製造方法及び設計構造体

专利摘要:
引張り歪み及び／又は圧縮歪みを有する半導体デバイス、並びにその製造方法及び設計構造体を提供する。 引張り歪み及び／又は圧縮歪みが加えられた半導体デバイス、及びその半導体デバイスを製造する方法、及びチャネルの歪みを増大させるための設計構造体を提供する。本方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を、同じ堆積及びエッチング・プロセスを用いて形成するステップとを含む。本方法はまた、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に応力材料を供給するステップを含む。
公开号:JP2011515871A
申请号:JP2011501942
申请日:2009-03-23
公开日:2011-05-19
发明作者:チェン、カングォ；ラーデンス、カール
申请人:インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ；
IPC主号:H01L21-8238

专利说明:

[0001] 本発明は、一般に、半導体デバイス及びその製造方法に関し、より具体的には、引張り歪み及び／又は圧縮歪みが加えられた半導体デバイス、及びその半導体デバイスを製造する方法、及びチャネルの歪みを増大させるための設計構造体に関する。]
背景技術

[0002] 半導体デバイス基板内部の機械的歪みは、例えば、半導体デバイスのキャリア移動度を高めることによってデバイス性能を調節することができる。即ち、半導体デバイス内部の歪みは、半導体デバイスの特性を高めることが知られている。従って、半導体デバイスの特性を向上させるために、ｎ型デバイス（例えば、ＮＦＥＴ）及び／又はｐ型デバイス（例えば、ＰＦＥＴ）チャネル内に、それぞれ引張り歪み及び／又は圧縮歪みが生成される。しかしながら、同じ歪み成分、例えば引張り歪み又は圧縮歪みは、一方の型のデバイス（即ち、ｎ型デバイス又はｐ型デバイス）のデバイス特性を向上させるのに対して、他方の型のデバイスの特性には顕著な悪影響を及ぼす。]
[0003] 従って、集積回路（ＩＣ）デバイス内のＮＦＥＴ及びＰＦＥＴの両方の性能を最大化するためには、歪み成分を設計してＮＦＥＴ及びＰＦＥＴに対して別々に加える必要がある。即ち、ＮＦＥＴの性能に対して有益な型の歪みは、一般に、ＰＦＥＴの性能に対しては不利益となるからである。より具体的には、デバイスに張力（平面型デバイス内の電流の方向に）が加わると、ＮＦＥＴの性能特性は向上し、一方ＰＦＥＴの性能特性は低下する。]
[0004] デバイス内の歪みレベルを高めるために、ＳｉＧｅ層がシリコン層と組み合わせて用いられてきた。シリコン上でエピタキシャル成長すると、非緩和ＳｉＧｅ層は、シリコン基板の格子定数と適合する格子定数を有することになる。緩和すると（例えば、高温プロセスにより）、ＳｉＧｅの格子定数は、シリコンの格子定数よりも大きなその固有の格子定数に近づく。従って、シリコン層がＳｉＧｅ上でエピタキシャル成長すると、シリコン層は緩和ＳｉＧｅ層のより大きな格子定数に適合し、このことがシリコン層に物理的２軸性歪み（例えば、膨張）をもたらす。シリコン層に加えられたこの物理的歪みは、デバイスにとって有益である。ＳｉＧｅを用いる方法は、デバイス性能を改善するが、ゲート構造体、ライナ、スペーサ等を形成するために付加的且つ複雑な処理を必要とし、従ってコスト上昇をもたらす。]
[0005] 代替的に、ＮＦＥＴ内の引張り歪み及びＰＦＥＴ内の圧縮歪みを選択的に生成するために、例えばゲート側壁上のライナのように、特有のプロセス及び材料の異なる組合せを用いることができる。ライナは、ＦＥＴデバイスのチャネル内に適切な歪みを選択的に誘起する。これは、ＮＦＥＴデバイスに引張り歪みをもたらし、ＰＦＥＴデバイスの長手方向に沿った圧縮歪みをもたらすが、それでもなお、付加的な材料及び／又はより複雑な処理を必要とし、従ってコスト上昇をもたらす。例えば、付加的な処理ステップは、ＮＦＥＴ型デバイス及びＰＦＥＴ型デバイスの両方のゲート構造体を形成するために必要となる。]
発明が解決しようとする課題

[0006] 従って、ＮＦＥＴ及びＰＦＥＴのチャネル内に、それぞれ引張り歪み及び圧縮歪みを生成するための、費用効率が高く簡単な方法を提供することが望まれる。従って、当技術分野には、上述の欠陥及び制約を克服する必要性が存在する。]
課題を解決するための手段

[0007] 本発明の第１の態様において、半導体構造体を形成する方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップを含む。本方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を、同じ堆積及びエッチング・プロセスを用いて形成するステップをさらに含む。本方法はまた、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に応力材料を供給するステップを含む。]
[0008] 実施形態において、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に、単一のマスキング・プロセスで凹部を形成する。応力材料をその凹部内で成長させる。凹部は、エッチング・プロセスによって形成する。ＮＦＥＴの凹部の付加的なエッチングを行って、ＮＦＥＴの凹部をＰＦＥＴの凹部よりも深くする。]
[0009] さらに別の実施形態において、単一種類の応力材料で凹部を充填する。ＮＦＥＴ又はＰＦＥＴをブロックし、ブロックしないＮＦＥＴ又はＰＦＥＴ内の単一種類の応力材料を除去して凹部を再形成する。再形成された凹部を異なる種類の応力材料で充填する。単一種類の応力材料はＳｉＧｅであり、異なる種類の応力材料はｅＳｉ：Ｃであり、応力材料の除去はＮＦＥＴに対して実行する。]
[0010] 別の実施形態においては、単一種類の応力材料はｅＳｉ：Ｃであり、異なる種類の応力材料はｅＳｉＧｅであり、応力材料の除去はＰＦＥＴに対して実行する。再形成された凹部は、元の凹部よりも深くエッチングする。応力材料は、ＰＦＥＴに対してｅＳｉＧｅであり、ＮＦＥＴ対してはｅＳｉ：Ｃである。応力材料は、凹部内の所定の深さまで成長させる。]
[0011] 本発明の付加的な態様において、デバイス性能を高める方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を同じ堆積及びエッチング・プロセスを用いて形成するステップとを含む。本方法は、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に凹部を形成するステップと、ＮＦＥＴのソース及びドレイン領域の凹部を第１の種類の応力材料で充填し、ＰＦＥＴのソース及びドレイン領域の凹部を第２の種類の応力材料で充填するステップとをさらに含む。]
[0012] 本発明のさらに別の態様において、方法は、誘電体材料、ゲート材料及びキャップ材料をパターン化することによって、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を同じ堆積及びエッチング・プロセスを用いて形成するステップと、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に凹部を形成するステップと、凹部を第１の種類の応力材料で充填するステップと、ＮＦＥＴ及びＰＦＥＴのうちの一方を保護するステップと、ＮＦＥＴ及びＰＦＥＴのうちのブロックしない方の中の第１の種類の応力材料をエッチング除去して凹部を再形成するステップと、第１の種類の応力材料とは異なる第２の種類の応力材料で再形成された凹部を充填するステップとを含む。]
[0013] 本発明のさらに別の態様において、集積回路を設計し、製造し又は試験するための、機械可読媒体内で具体化された設計構造体が提供され、この設計構造体は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成することと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を同じ堆積及びエッチング・プロセスを用いて形成することと、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に応力材料を供給することとを含む。]
[0014] 本発明のさらに別の態様において、構造体は、全く同じに形成された側壁を有するＮＦＥＴ及びＰＦＥＴのゲート構造体を含む。ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内の凹部内に応力材料を形成する。実施形態において、ＮＦＥＴに対する応力材料はｅＳｉ：Ｃであり、ＰＦＥＴに対する応力材料はｅＳｉＧｅである。ＮＦＥＴに対する応力材料は、ＰＦＥＴに対する応力材料よりも深い位置にある。]
[0015] 本発明は、以下の詳細な説明において、本発明の例示的な実施形態の非限定的な実施例として示した複数の図面を参照しながら説明する。]
図面の簡単な説明

[0016] 本発明による初期構造体を示す。
本発明の態様による、歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の態様による、歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の態様による、歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の態様による、歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の態様による、歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の一態様による、最終構造体及びそれぞれの処理ステップを示す。
本発明の異なる態様による、代替的な歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の異なる態様による、代替的な歪みデバイスを形成するための中間構造体及びそれぞれの処理ステップを示す。
本発明の異なる態様による、代替的な歪みデバイスを形成するための最終構造体及びそれぞれの処理ステップを示す。
例えば、半導体の設計、製造及び／又は試験に用いられる例示的な設計フローのブロック図を示す。]
実施例

[0017] 本発明は、一般に、半導体デバイス及びその製造方法に関し、より具体的には、引張り歪み及び／又は圧縮歪みが加えられた半導体デバイス、及びその半導体デバイスを製造する方法、及びチャネルの歪みを増大させるための設計構造体に関する。実施形態において、ＮＦＥＴデバイス及びＰＦＥＴデバイスの、それぞれのソース及びドレイン領域内に応力材料、即ち、ｅＳｉ：Ｃ及びｅＳｉＧｅを供給して、チャネルの歪みを高める。また、実施形態において、ＮＦＥＴデバイス及びＰＦＥＴデバイスの両方のゲート用のスペーサを、同じ堆積及びエッチング・プロセスを用いて形成するので、従来の製造方法よりも少ない処理ステップを用いることにより、製造コストを大幅に減らす。同じ製造ステップでスペーサを形成することによって、ＮＦＥＴ及びＰＦＥＴの両方に対して同一のスペーサを形成することが可能になる。また、有利なことに、本発明の方法は、歪み材料の損傷をなくし、ｅＳｉ：Ｃ及びｅＳｉＧｅをエッチング・プロセスにさらすことに起因する歪み緩和を防ぐ。]
[0018] 図１は、本発明によるＮＦＥＴ及びＰＦＥＴの両方を形成するための、通常の出発構造体及びそれぞれの処理ステップを示す。出発構造体は、例えば、ウェハ１０の領域を分離する浅いトレンチ分離（ＳＴＩ）構造体１２を含む。ウェハ１０は、例えば、バルクＳｉ、ＳＯＩ、又はバルクＳｉとＳＯＩのハイブリッド型のような任意の通常のウェハ材料とすることができる。ＳＴＩ構造体１２は、いずれかの通常の型のプロセスを用いて作成することができる。例えば、リソグラフィ及びそれに続くエッチング・プロセスを用いて、ウェハ１０内のトレンチを選択的に設けることができる。次に、トレンチを例えば酸化物で充填して、ＳＴＩ構造体１２を形成する。] 図１
[0019] ウェハ１０の上、ＳＴＩ構造体１２の間にゲート構造体を形成する。ゲート構造体は、通常の堆積、リソグラフィ及びエッチングのプロセスを用いて作成する。非限定的な一例として、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、高ｋ材料、又はこれらの材料の任意の組合せのようなゲート誘電体材料１４をウェハ１０上に堆積させる。本発明を理解するために重要ではないが、ゲート誘電体材料は、約１０Åから２００Åまでの範囲の厚さとすることができる。ゲート材料１６を、ゲート誘電体材料１４の上に堆積させる。ゲート材料１６は、ポリシリコン、金属（例えば、チタン）、金属合金（例えば、窒化チタン、窒化タンタル、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド）又はそれらの材料の任意の組合せとすることができる。キャップ材料１８（例えば、窒化物）を、ゲート材料１６の上に堆積させる。次のプロセスにおいて、通常のプロセス、例えば、リソグラフィ及びエッチングを用いてゲート材料１４、１６、１８をパターン化して、ＮＦＥＴ及びＰＦＥＴのゲート構造体を同時に形成する。]
[0020] ゲート構造体の側面上にスペーサ２０を形成する。実施形態において、スペーサ２０は窒化物材料であり、ＮＦＥＴ及びＰＦＥＴの両方の上に同じ堆積及びエッチング・プロセスを用いて形成することができる。同じ製造プロセスでスペーサを形成することにより、ＮＦＥＴ及びＰＦＥＴの両方に対して同一のスペーサを形成することが可能になる。代替的に、スペーサ２０は、それらに限定されないが、酸化物、酸窒化物、炭化物、又は低ｋ材料を含む他の材料を含むことができる。これらの材料の組合せもまた本発明によって企図される。例えば実施形態において、窒化物層を構造体全体の上に堆積させ、次に、反応性イオンエッチング（ＲＩＥ）を用いてエッチングする。当業者であれば理解するように、ＲＩＥは、窒化物の外側面をエッチングし、垂直面（ゲート構造体の垂直表面）のエッチングは最小限にする。このようにして、ＮＦＥＴ及びＰＦＥＴの両方の上に窒化物スペーサ２０を、同じ堆積及びエッチング・プロセスを用いて同時に形成することができる。]
[0021] 図２は、ＰＦＥＴ及びＮＦＥＴの両方のソース及びドレイン領域内の凹部２２の形成を示す。実施形態において、凹部２２は、通常のＲＩＥ、湿式エッチング、又はその両方を用いて形成することができる。当業者であれば理解するように、実施形態において、ＲＩＥは選択的エッチングである。実施形態において、凹部２２は、特定の用途に応じた範囲の厚さにすることができる。例えば、凹部２２は、約１００Åから１０００Åまでの範囲の深さにすることができる。より好ましい実施形態においては、凹部は、約３００Åから５００Åまでの範囲の深さにすることができる。いずれの場合にも、凹部２２の深さを特定の深さに調節して、デバイス（ＮＦＥＴ及びＰＦＥＴ）に加わる歪みを調整することができる。] 図２
[0022] 図３は、本発明によるさらに別の製造ステップを示す。企図された実施形態においては、凹部２２を応力材料２４で充填する。一実施形態において、応力材料２４は、例えば、化学気相堆積（ＣＶＤ）又は分子線エピタキシ（ＭＢＥ）のような任意の適切なエピタキシャル成長法によって形成されたｅＳｉＧｅである。ｅＳｉＧｅ内のゲルマニウムの濃度を変えて、ＰＦＥＴに対する歪みを調節することができる。例えば、ｅＳｉＧｅ内のゲルマニウムの原子濃度は、約１％から５０％までの範囲、好ましくは約２０％から４０％までの範囲とすることができる。別の企図された実施形態においては、応力材料２４はｅＳｉ：Ｃである。ｅＳｉ：Ｃ内の炭素の濃度を変えて、ＮＦＥＴに対する歪みを調節することができる。例えば、ｅＳｉ：Ｃ内の炭素の原子濃度は、約０．１％から１０％までの範囲、好ましくは約１％から２％までの範囲とすることができる。しかしながら、ｅＳｉＧｅは、次のアニーリング・プロセスに対してよりロバストであるので、初めに凹部２２内に供給することが好ましい。所望の歪み成分に応じて、応力材料２４は種々の高さ、例えば、ウェハ１０の表面よりも上まで、ウェハ１０の表面と同一平面まで、又はウェハ１０の表面よりも低く、成長させることができる。例えば、デバイス上の歪みを増大させるためには、応力材料２４をウェハ１０の表面よりも上まで成長させることになる。] 図３
[0023] 図４に示すように、マスク層２６（例えば、酸化物）を、通常の堆積及びパターン化の方法によって、デバイスのうちの１つの上を覆うように形成する。実施形態において、凹部をｅＳｉＧｅで充填するとき、ＰＦＥＴの上を覆うようにマスク２６を形成する。しかしながら、代替的な実施形態において、凹部をｅＳｉ：Ｃで充填するときに、ＮＦＥＴの上を覆うようにマスク２６を形成することができる。いずれの場合にも、マスク２６は、次のエッチング・ステップの間、それぞれのＦＥＴの凹部内の応力材料２４を保護することになる。] 図４
[0024] 図５に示すように、保護されない応力材料は凹部から除去される。これは凹部２８を形成する。実施形態において、凹部２８の深さは、元の凹部２２の深さと同じであるが、他の深さもまた、本発明によって企図される（図８を参照）。図示しないが、応力材料がｅＳｉ：Ｃであるとき、ＰＦＥＴのソース及びドレイン領域内に凹部２８を形成することができる。] 図５ 図８
[0025] 図６に示すように、凹部２８を第２の種類の応力材料３０で充填する。この場合もやはり、所望の歪み集中に応じて、応力材料３０は種々の高さ、例えば、ウェハ１０の表面よりも上まで、ウェハ１０の表面と同一平面まで、又は、ウェハ１０の表面よりも低く、成長させることができる。例えば、デバイス上の歪みを増大させるためには、応力材料３０をウェハ１０の表面よりも上まで成長させることになる。図６に示す実施形態において、応力材料３０は、例えば、化学気相堆積（ＣＶＤ）又は分子線エピタキシ（ＭＢＥ）のようないずれかの適切なエピタキシャル成長法によって形成されたｅＳｉ：Ｃである。ｅＳｉ：Ｃ内の炭素の濃度を変えて、ＮＦＥＴに対する歪みを調節することができる。例えば、ｅＳｉ：Ｃ内の炭素の原子濃度は、約０．１％から１０％までの範囲、好ましくは約１％から２％までの範囲である。代替的な実施形態において、凹部２２内に形成された応力材料がｅＳｉ：Ｃであるとき、応力材料３０はｅＳｉＧｅとなる。] 図６
[0026] 図７に示すように、マスクを除去して最終構造体を形成する。この実施形態において、ＰＦＥＴは第１の種類の応力材料２４（例えば、ｅＳｉＧｅ）を有し、ＮＦＥＴは、第２の種類の応力材料３０（例えば、ｅＳｉ：Ｃ）を有する。応力材料２４、３０の両方は、同じ又は実質的に同じ深さの底面を有する。] 図７
[0027] 図８は、本発明の一態様による代替的な構造体及び処理ステップを示す。この実施形態においては、前の実施形態における図４と同じプロセス・ステップの後、ＮＦＥＴ領域内の露出したウェハを、ＮＦＥＴ領域からｅＳｉＧｅを除去した後でさらに窪ませ、前述の実施形態におけるよりも深い凹部２８ａを得る。ＰＦＥＴ領域は、ＮＦＥＴ領域からｅＳｉＧｅを除去する間、マスキング層２６によって覆われる。凹部２８ａは、応力材料を除去するときの単一のＲＩＥプロセスで、又は代替的に、別々のエッチング・ステップで形成することができる。] 図４ 図８
[0028] 図９に示すように、凹部２８ａを、例えばｅＳｉ：Ｃの応力材料３０で充填する。より具体的には、ｅＳｉ：Ｃを凹部２８ａ内で成長させる。この場合もやはり、所望の歪み集中に応じて、応力材料３０は種々の高さ、例えば、ウェハ１０の表面よりも上まで、ウェハ１０の表面と同一平面まで、又はウェハ１０の表面よりも低く、成長させることができる。例えば、デバイス上の歪みを増大させるためには、応力材料３０をウェハ１０の表面よりも上まで成長させることになる。また、凹部２８ａは凹部２２よりも深いので、応力材料３０は応力材料２４よりも深くなる。] 図９
[0029] 図１０に示すように、マスク２６を除去する。図８乃至図１０を参照して説明した実施形態において、より深い凹部２８ａには、より多くの応力材料３０を充填することが可能になる。このことは次に、より大きな歪み集中をＮＦＥＴ上にもたらすので、デバイス性能を高める。また、図８乃至図１０を参照して説明したプロセスは、ＰＦＥＴに対しても同じく適用できること、即ち、凹部２２をｅＳｉ：Ｃ材料で充填し、ＮＦＥＴを保護してＰＦＥＴの凹部内のｅＳｉ：Ｃをエッチングし、形成された凹部をｅＳｉＧｅで充填することができることを理解されたい。] 図１０ 図８
[0030] 図１１は、例えば、半導体の設計、製造及び／又は試験に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計するＩＣの型に応じて変えることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を作るための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００とは異なることが可能である。設計構造体９２０は、設計プロセス９１０に対する入力であることが好ましく、ＩＰプロバイダ、コア開発者又は他の設計会社から得ることができ、或いは、設計フローのオペレータによって、又は他のソースから生成することができる。設計構造体９２０は、例えば、図７又は図１０に示すような本発明の実施形態を、図表又はＨＤＬ（ハードウェア記述言語、例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ等）の形態で含む。設計構造体９２０は、１つ又は複数の機械可読媒体上に含めることができる。例えば、設計構造体９２０は、図７又は図１０に示すような本発明の実施形態のテキスト・ファイル又はグラフ表示とすることができる。設計プロセス９１０は、図７又は図１０に示すような本発明の実施形態を統合して（又は翻訳して）ネットリスト９８０にすることが好ましく、ここで、ネットリスト９８０は、例えば、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、これは集積回路設計内の他の要素及び回路への接続を表し、少なくとも１つの機械可読媒体上に記録される。例えば、媒体は、ＣＤ、コンパクト・フラッシュ、他のフラッシュ・メモリ、インターネット又は他のネットワーキングに適した手段を通して送信されるデータのパケットとすることができる。統合は、回路の設計仕様及びパラメータに応じて、ネットリスト９８０が１回又は複数回再合成される反復プロセスとすることができる。] 図１０ 図１１ 図７
[0031] 設計プロセス９１０は、種々の入力、例えば、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）に関するモデル、レイアウト及び記号表現を含む、一組の一般的に用いる要素、回路、及びデバイスを収容することができるライブラリ要素９３０からの入力、並びに、設計仕様９４０、特性評価データ９５０、検証データ９６０、設計ルール９７０、及び試験データ・ファイル９８５（試験パターン及び他の試験情報を含むことができる）からの入力、を用いるステップを含むことができる。設計プロセス９１０は、例えば、タイミング解析、検証、設計ルール検査、配置及び経路設定動作などの標準的な回路設計プロセスをさらに含むことができる。集積回路設計の分野における当業者であれば、本発明の範囲及び趣旨から逸脱することなく設計プロセス９１０で用いられる可能な電子設計自動化ツール及びアプリケーションの範囲を理解することができる。本発明の設計構造体は、いずれの特定の設計フローにも限定されない。]
[0032] 設計プロセス９１０は、図７又は図１０に示すような本発明の実施形態を、任意の付加的な集積回路設計又はデータ（利用可能であれば）と共に翻訳して、第２の設計構造体９９０にすることが好ましい。設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、又はそれらの設計構造体を格納するための任意の他の適切な形式で格納された情報）で記憶媒体上に常駐する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通しての経路設定のためのデータ、及び、図７又は図１０に示すような本発明の実施形態を形成するために半導体製造業者が必要とする任意の他のデータのような情報を含むことができる。次に、設計構造体９９０はステージ９９５に進むことができ、そこで、例えば、設計構造体９９０は、テープ・アウトに進み、製造に向けてリリースされ、マスク製造会社にリリースされ、別の設計会社に送られ、顧客に送り返される。] 図１０ 図７
[0033] 上述の方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工ウェハの形態で（即ち、複数の未パッケージ化チップを有する単一のウェハとして）、裸のダイとして、又はパッケージ化形態で、製造者によって頒布することができる。後者の場合、チップは、シングルチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられるリード線を有するプラスチック・キャリアのような）、又は、マルチチップ・パッケージ（表面相互接続又は埋め込み相互接続の何れか又は両方を有するセラミック・キャリアのような）にマウントされる。いずれの場合も、チップは次に、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品の一部として、他のチップ、別個の回路要素、及び／又は他の信号処理デバイスと統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス及び中央処理装置を備えた高度なコンピュータ製品に至る、集積回路チップを含む任意の製品とすることができる。]
[0034] 本発明を実施形態に関して説明したが、当業者であれば、本発明は、添付の特許請求の範囲の趣旨及び範囲内で修正して実施できることを認識するであろう。]
[0035] 本発明は、引張り歪み及び／又は圧縮歪みが加えられた半導体デバイスの製造において有用である。]
[0036] １０：ウェハ
１２：浅いトレンチ分離（ＳＴＩ）構造体
１４：ゲート誘電体材料
１６：ゲート材料
１８：キャップ材料
２０：スペーサ（側壁）
２２、２８、２８ａ：凹部
２４、３０：応力材料
２６：マスク（マスキング層）
９００：設計フロー
９１０：設計プロセス
９２０、９９０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性評価データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９５：ステージ]

权利要求:

請求項1
半導体構造体を形成する方法であって、ＮＦＥＴ及びＰＦＥＴのゲート構造体（１４、１６，１８）を形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴの前記ゲート構造体上の側壁（２０）を、同じ堆積及びエッチング・プロセスを用いて形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのソース及びドレイン領域内に応力材料（２４、３０）を供給するステップとを含む方法。
請求項2
前記ＮＦＥＴ及び前記ＰＦＥＴの前記ソース及びドレイン領域内に、単一のマスキング・プロセスで凹部（２２）を形成するステップをさらに含む、請求項１に記載の方法。
請求項3
前記応力材料（２４、３０）は前記凹部（２２）内で成長させる、請求項２に記載の方法。
請求項4
前記凹部（２２）はエッチング・プロセスによって形成される、請求項２に記載の方法。
請求項5
前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方の前記凹部（２２）を付加的にエッチングして、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方の前記凹部を、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの他方の前記凹部よりも深くするステップをさらに含む、請求項４に記載の方法。
請求項6
前記凹部（２２）を単一種類の応力材料（２４）で充填するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方をブロックするステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのうちのブロックされない方の前記単一種類の応力材料（２４）をエッチング除去して、凹部（２８）を再形成するステップと、前記再形成された凹部（２８）内を異なる種類の応力材料（３０）で充填するステップとをさらに含む、請求項２に記載の方法。
請求項7
前記単一種類の応力材料（２４）はｅＳｉＧｅであり、前記異なる種類の応力材料（３０）はｅＳｉ：Ｃであり、前記応力材料をエッチング除去するステップは、前記ＮＦＥＴに対して実行される、請求項６に記載の方法。
請求項8
前記単一種類の応力材料（２４）はｅＳｉ：Ｃであり、前記異なる種類の応力材料（３０）はｅＳｉＧｅであり、前記応力材料をエッチング除去するステップは、前記ＰＦＥＴに対して実行される、請求項６に記載の方法。
請求項9
前記再形成された凹部（２８）は、前記凹部（２２）よりも深くエッチングされる、請求項６に記載の方法。
請求項10
前記応力材料（２４、３０）は、ＰＦＥＴに対してｅＳｉＧｅでありＮＦＥＴに対してｅＳｉ：Ｃであり、前記凹部（２２、２８）内の所定の深さまで成長させる、請求項１に記載の方法。
請求項11
デバイス性能を高める方法であって、ＮＦＥＴ及びＰＦＥＴのゲート構造体（１４、１６，１８）を形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴの前記ゲート構造体上の側壁（２０）を、同じ堆積及びエッチング・プロセスを用いて形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのソース及びドレイン領域内に凹部（２２、２８）を形成するステップと、前記ＰＦＥＴの前記ソース及びドレイン領域の前記凹部（２２）を第１の種類の応力材料（２４）で充填し、前記ＮＦＥＴの前記ソース及びドレイン領域の前記凹部（２８）を第２の種類の応力材料（３０）で充填するステップとを含む方法。
請求項12
前記ＮＦＥＴ及び前記ＰＦＥＴの前記ソース及びドレイン領域内に前記凹部（２２）を、単一のマスキング・プロセスで形成するステップをさらに含む、請求項１１に記載の方法。
請求項13
前記第１の種類の応力材料（２４）及び前記第２の種類の応力材料（３０）は、別々の処理ステップにより前記凹部（２２、２８）内で成長させる、請求項１１に記載の方法。
請求項14
前記第２の種類の応力材料（３０）は、前記第１の種類の応力材料（２４）よりも深い、請求項１３に記載の方法。
請求項15
前記ＮＦＥＴの前記凹部（２８）を、前記第２の種類の応力材料（３０）で充填する前に、前記第１の種類の応力材料（２４）で充填するステップと、前記ＰＦＥＴをブロックするステップと、前記ＮＦＥＴの前記ソース及びドレイン領域内の前記第１の種類の応力材料（２４）をエッチング除去するステップと、前記ＮＦＥＴの前記ソース及びドレイン領域内を前記第２の種類の応力材料（３０）で充填するステップとをさらに含む、請求項１１に記載の方法。
請求項16
前記第１の種類の応力材料（２４）及び前記第２の種類の応力材料（３０）は、それぞれ、ｅＳｉＧｅ及びｅＳｉ：Ｃである、請求項１１に記載の方法。
請求項17
前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方の前記ソース及びドレイン領域の前記凹部（２２、２８）を付加的にエッチングして、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方の前記凹部を、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの他方の前記凹部よりも深くするステップをさらに含む、請求項１１に記載の方法。
請求項18
デバイス性能を高める方法であって、誘電体材料（１４）、ゲート材料（１６）及びキャップ材料（１８）をパターン化することによって、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴの前記ゲート構造体上の側壁（２０）を、同じ堆積及びエッチング・プロセスを用いて形成するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのソース及びドレイン領域内に凹部（２２）を形成するステップと、前記凹部（２２）を第１の種類の応力材料（２４）で充填するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのうちの一方を保護するステップと、前記ＮＦＥＴ及び前記ＰＦＥＴのうちのブロックされない方の中の前記第１の種類の応力材料（２４）をエッチング除去して、凹部（２８）を再形成するステップと、前記再形成された凹部（２８）を、前記第１の種類の応力材料（２４）とは異なる第２の応力材料（３０）で充填するステップとを含む方法。
請求項19
前記再形成された凹部（２８）は、前記凹部（２２）よりも深い位置にある、請求項１８に記載の方法。
請求項20
前記側壁（２０）は窒化物の側壁である、請求項１８に記載の方法。
請求項21
前記第１の種類の応力材料（２４）はｅＳｉＧｅであり、前記第２の種類の応力材料（３０）はｅＳｉ：Ｃである、請求項１８に記載の方法。
請求項22
集積回路を設計、製造又は検査するための、機械可読媒体内で具体化された設計構造体であって、ＮＦＥＴ及びＰＦＥＴのゲート構造体（１４、１６、１８）を形成することと、前記ＮＦＥＴ及び前記ＰＦＥＴの前記ゲート構造体上の側壁（２０）を、同じ堆積及びエッチング・プロセスを用いて形成することと、前記ＮＦＥＴ及び前記ＰＦＥＴのソース及びドレイン領域内に応力材料（２４、３０）を供給することとを含む設計構造体。
請求項23
前記設計構造体（９９０）は、集積回路のレイアウト・データの交換のために用いられるデータ形式で記憶媒体上に常駐する、請求項２２に記載の設計構造体。
請求項24
完全に同じに形成された側壁（２０）を有する、ＮＦＥＴ及びＰＦＥＴのゲート構造体（１４、１６、１８）と、前記ＮＦＥＴ及び前記ＰＦＥＴのソース及びドレイン領域内の凹部（２２、２８）内の応力材料（２４、３０）とを含む構造体。
請求項25
前記ＮＦＥＴ用の前記応力材料（３０）はｅＳｉ：Ｃであり、前記ＰＦＥＴ用の前記応力材料（２４）はｅＳｉＧｅであり、前記ＮＦＥＴ用の前記応力材料（３０）は、前記ＰＦＥＴ用の前記応力材料（２４）よりも深い位置にある、請求項２４に記載の構造体。